这本书的内容主要介绍了各类先进电子器件在辐射环境（航天，核物理等）下的行为及效应。辐射与物质的相互作用是一个非常广泛和复杂的课题。在这本书中，作者从各个不同的角度试图分析这个问题，目的是解释理解半导体器件、电路和系统在受到辐射时所观察到的退化效应的最重要方面。内容包括目前国际上对于半导体器件辐射效应关注的各个方向，从传统的Si材料到新型的纳米晶体，从传统的CMOS工艺到新型的薄膜SOI工艺，从器件工艺到结构设计，各类内容均有涉及。本书中各类新兴的探测器技术、电路设计技术、新材料和创新的系统方法都是由业界和学术界的顶尖国际专家探索研究的，具有重要的学术价值，可以作为研究生课程的推荐阅读和补充材料。

前 言 近年来，因辐射效应而产生的半导体器件和电路的潜在辐射损伤问题备受关注。在辐射环境中，辐射损伤会对空间应用、核物理和军事行动等领域造成极其严重的影响。另外，现代的硅工艺技术也会引入辐射损伤。从简单的X射线检查到复杂的CT或SPECT/PET扫描过程，辐射在医学成像中得到了广泛的应用。 辐射与物质的相互作用是一个涉及面极为宽泛的复杂问题。本书试图通过分析问题，对重点方面进行解释，进而帮助读者理解半导体器件、电路和系统在受到辐照时所产生的结构和性能退化效应。辐射与固体材料相互作用的方式取决于入射粒子的类型以及目标材料的原子序数和密度。光子以三种不同的方式与物质相互作用。 光电效应：入射光子使目标原子电离，而光子基本被完全吸收。发射出光电子后，原子外部轨道中的电子落入由光电子空出的位置，从而发射出低能量的光电子。 康普顿效应：释放目标原子中的电子，并发射光子。入射光子的能量在相互作用的两个产物之间分配。 正负电子对的产生：入射光子被完全湮灭。当入射光子的能量小于1.024 MeV时，这种现象永远不会发生。 发生这三种效应的可能性大小随入射光子的能量而变化，并取决于目标材料的原子序数。 光子对物质的影响可分为两类：电离效应和原子核位移。这些影响可能直接由入射粒子引起，也可能由次级粒子引起。半导体或绝缘体材料中的电离效应能够产生电子?空穴对。电子?空穴对的数量与沉积在材料中的能量值成正比。该能量值通过总吸收剂量表示。 本书对于致力于认真研究电子行业辐射效应的专业人员而言极具实用价值，它主要面向具有一定电子专业背景的研究生和科研人员、半导体工程师以及核领域与空间领域的工程师。本书由国际工业和学术界顶尖专家编著，论述了新兴的探测器技术、电路设计技术，以及新材料和创新的系统方法，可用作研究生课程的推荐阅读材料和补充材料。

目 录 第1章 硅的辐射损伤 1 1.1 引言 1 1.1.1 表面损伤 1 1.1.2 体损伤 1 1.2 IR与Neff的退火效应 3 1.2.1 硅中的掺杂 5 1.2.2 电荷俘获与收集 5 1.3 硅探测器抗辐射强度评估 7 1.3.1 硅探测器与高能物理实验：一个成功的范例 7 1.3.2 硅探测器的抗辐射加固设计 8 1.3.3 n侧信号读取传感器的辐射限度 10 1.3.4 探测器厚度变化的影响 12 1.3.5 强辐射下标准型和薄型硅传感器的反向电流 14 1.3.6 不同单晶硅的辐射耐受性 16 1.4 退火效应 18 1.5 结论：ATLAS示例案例 20 参考文献 20 第2章 用于多类型辐射检测的抗辐射CMOS单光子成像仪 24 2.1 引言 24 2.2 固态单光子探测像素 25 2.3 CMOS工艺APD和SPAD 26 2.3.1 基本结构设计 26 2.3.2 快速淬灭和恢复 27 2.3.3 小型化的重要性 28 2.4 抗辐射SPAD的制备与测试 28 参考文献 35 第3章 氢对场氧化物场效应晶体管和高K电介质的辐射响应 40 3.1 引言 40 3.2 本底1/f噪声 40 3.3 实验细节 41 3.4 结果和讨论 42 3.4.1 电学测试 42 3.4.2 噪声测量 43 3.5 高K电介质 45 3.6 总结 48 参考文献 49 第4章 基于薄膜SOI技术的SiGe HBT中的新型总剂量和重离子电荷收集现象 56 4.1 引言 56 4.2 器件结构与基本原理 58 4.3 辐射效应 60 4.4 单粒子翻转仿真分析 66 4.5 结论 68 参考文献 68 第5章 标准CMOS技术中的抗辐射加固设计的参考电压和电流 72 5.1 引言 72 5.2 带隙参考电路的抗辐射设计方法 72 5.3 典型的CMOS带隙电压求和基准 74 5.4 抗辐射加固设计的参考电压 75 5.5 抗辐射加固设计的参考电流 78 5.6 结论 80 参考文献 80 第6章 纳米晶体存储器：闪存缩放和一级耐辐射器件的发展历程 82 6.1 引言 82 6.2 闪存（Flash） 83 6.2.1 闪存概述 83 6.2.2 闪存基础知识 83 6.3 纳米晶体存储器 89 6.3.1 概述 89 6.3.2 Si纳米晶体存储器的实现 91 6.3.3 纳米晶体存储单元 92 6.3.4 多兆位阵列中的纳米晶体工艺集成 96 6.4 辐射对非易失性存储器的影响 98 6.4.1 NVM辐射效应概述 98 6.4.2 纳米晶体存储器的辐射效应 102 6.4.3 纳米晶体存储器（NCM）与浮栅（FG）存储器的抗辐射特性 108 6.5 结论 110 参考文献 111 第7章 抗TID效应和SEE的SRAM抗辐射加固技术 118 7.1 概述 118 7.1.1 集成电路设计中的嵌入式SRAM 118 7.1.2 空间辐射环境及其影响 118 7.2 抗辐射加固设计（RHBD） 119 7.2.1 总电离剂量（TID）效应 120 7.2.2 SRAM中的单粒子效应（SEE） 120 7.3 SRAM设计中的抗辐射加固技术 123 7.3.1 SRAM单元的读写裕度 123 7.3.2 反向体偏置 125 7.3.3 RHBD SRAM单元设计 125 7.4 SRAM测试结构 127 7.5 TID效应测试结果 128 7.5.1 VDD偏置对TID效应的影响 130 7.5.2 TID对单元读写裕度的影响 130 7.5.3 类型4单元 132 7.5.4 具有RBB的类型1单元的阵列设计注意事项 132 7.5.5 具有RBB的类型1单元的晶体管级测量 134 7.5.6 测试SRAM的设计和实验 134 7.5.7 具有RBB的类型1单元的SRAM测量 135 7.5.8 90 nm晶体管级响应 138 7.6 未加固的SRAM中的单粒子效应（SEE） 139 7.7 单粒子效应（SEE）的缓解 141 7.7.1 具有RBB + SC和SEE缓解的130 nm SRAM设计 141 7.7.2 SRAM列电路 143 7.7.3 具有RBB+SC的SRAM操作 144 7.7.4 SEE的实验测量 144 7.8 总结 148 参考文献 149 第8章 超深亚微米CMOS技术工艺SRAM中的多次翻转完整指南 153 8.1 引言 153 8.2 实验设备的细节 154 8.2.1 关注测试算法对统计多次翻转的重要性 154 8.2.2 实验设备 155 8.2.3 被测器件 156 8.3 实验结果 157 8.3.1 MCU作为辐射源的函数 158 8.3.2 MCU作为阱工程的一个功能——三阱的使用 158 8.3.3 MCU作为倾斜角的函数（重离子实验） 159 8.3.4 MCU作为工艺特征尺寸的函数 160 8.3.5 三阱对MCU的影响 161 8.3.6 MCU与电源电压的关系 161 8.3.7 MCU与温度的关系 162 8.3.8 MCU与位单元架构的关系 162 8.3.9 在LANSCE和TRIUMF上测试MCU率 163 8.3.10 MCU与衬底的关系（体硅与SOI的比较） 164 8.3.11 MCU与测试模式的关系 164 8.4 MCU的3D TCAD建模 165 8.4.1 三阱技术中的双极性效应 166 8.4.2 先进工艺的精确敏感区域 168 8.5 一般结论：驱动MCU灵敏度的参数排序 171 8.6 附录 172 参考文献 174 第9章 先进SRAM的实时软错误率特性 177 9.1 引言 177 9.2 测试平台和环境 178 9.2.1 ASTEP 178 9.2.2 LSM实验室 181 9.3 实验细节 181 9.3.1 测试的器件 181 9.3.2 硬件装置 182 9.3.3 测试程序 184 9.4 实验结果 184 9.4.1 实时测量 185 9.4.2 加速测试 187 9.5 数据分析和讨论 188 9.5.1 65 nm工艺器件实时测试与加速测试的对比 188 9.5.2 65 nm与130 nm工艺技术对比 188 9.5.3 65 nm和130 nm工艺器件的α粒子发射率估算 189 9.5.4 小结 190 9.6 结论 191 致谢 191 参考文献 192 第10章 基于SRAM的FPGA容错技术和可靠性建模 195 10.1 引言 195 10.2 FPGA辐射效应 195 10.2.1 破坏性单粒子效应 196 10.2.2 非破坏性单粒子效应 196 10.2.3 FPGA中的单粒子效应 197 10.3 SEU的检测和校正技术 197 10.3.1 配置擦除（内存清理） 197 10.3.2 重复比较 198 10.4 SEU诱发错误的缓解技术 198 10.4.1 三模冗余 199 10.4.2 时间冗余 200 10.4.3 状态机编码 202 10.4.4 四重逻辑 203 10.5 可靠性模型 205 10.5.1 估计每个擦除周期的翻转概率 206 10.5.2 估计每个擦除周期的故障概率 206 10.5.3 案例研究 207 10.6 结论 210 致谢 211 参考文献 211 第11章 在基于SRAM的FPGA中确保性能稳定的三模冗余保护电路 214 11.1 引言 214 11.2 FPGA的SEU和MBU数据概述 215 11.3 FPGA电路的TMR保护 218 11.3.1 电路设计问题 218 11.3.2 设计约束问题 219 11.3.3 结构布局对电路设计的影响 220 11.4 域交叉故障 220 11.4.1 测试方法与装置 221 11.4.2 测试结果 224 11.4.3 结果分析 224 11.5 单位翻转、多位翻转和电路设计有效性的检测 228 11.5.1 相关工作 229 11.5.2 STARC概述 230 11.5.3 案例研究：区域限制下的可靠性问题 232 11.6 结论 234 参考文献 234 第12章 抗SEU/SET锁相环 237 12.1 引言 237 12.2 表决异步信号 237 12.3 稳定的PLL：使相位引起的表决错误最小化 239 12.4 PLL组件的SEU/SET特性 244 12.4.1 环形VCO 245 12.4.2 分频器 246 12.4.3 Σ-Δ N分频器 246 12.4.4 相位?频率检测器 246 12.4.5 电荷泵 247 12.4.6 环路滤波器 248 12.5 对PLL使用冗余表决技术 249 12.5.1 输出表决法 250 12.5.2 VCO表决法 251 12.6 结论 252 参考文献 253 第13章 半导体集成电路中辐射诱导瞬态的自主检测与表征 255 13.1 引言 255 13.2 软错误 256 13.3 单粒子瞬态和逻辑软错误 256 13.3.1 逻辑电路中的单粒子效应 256 13.3.2 逻辑软错误的扩展趋势 257 13.3.3 前期SET表征 259 13.4 自主脉冲宽度表征 260 13.4.1 通过一系列反相器的瞬态传播 260 13.4.2 自触发瞬态捕获 261 13.4.3 脉冲捕获电路设计 262 13.4.4 脉冲捕获仿真结果 263 13.4.5 测试芯片设计 264 13.5 重离子测试结果 266 13.5.1 130 nm工艺重离子测试 267 13.5.2 90 nm工艺重离子测试 269 13.5.3 基于重离子实验结果的技术趋势 271 13.6 中子和α粒子诱导的瞬态 272 13.6.1 中子诱导的SET的脉冲宽度 272 13.6.2 α粒子诱导的SET的脉冲宽度 273 13.6.3 中子和α粒子的FIT率 274 13.7 总结 276 参考文献 276 第14章 数字电路中的软错误 279 14.1 引言 279 14.2 电子器件的辐射效应 279 14.2.1 非破坏性故障 279 14.2.2 破坏性故障 280 14.2.3 累计故障 280 14.3 软错误下集成电路性能的预测方法 281 14.3.1 基于仿真的故障注入（SBFI） 282 14.3.2 硬件故障注入（HWFI） 282 14.3.3 软件实现的故障注入（SWIFI） 283 14.3.4 基于混合模型的技术：硬件仿真 283 14.4 电子器件抗辐射技术：抗辐射加固 283 14.4.1 减少电荷产生与积累的过程 285 14.4.2 减少SET的产生和传输 285 14.5 电子器件中的故障容错技术 285 14.5.1 空间冗余 286 14.5.2 时间冗余 286 14.5.3 信息冗余 286 14.6 数字滤波器的专门保护技术 287 14.6.1 第一种情况（低保护要求） 289 14.6.2 第二种情况（平均保护要求） 290 14.6.3 第三种情况（高保护要求） 290 14.6.4 保护技术评估 293 14.6.5 与TMR的比较 295 14.7 结论 296 参考文献 297 第15章 可靠性分析中的故障注入技术综述 301 15.1 引言 301 15.2 故障注入系统概述 302 15.3 基于模拟的故障注入 304 15.3.1 使用系统级模拟的故障注入实例 305 15.3.2 使用寄存器传输级模拟的故障注入实例 306 15.3.3 基于模拟的故障注入的最终说明 307 15.4 基于仿真的故障注入 307 15.4.1 基于仿真的故障注入实例 308 15.4.2 对基于仿真的故障注入的最终说明 310 15.5 基于软件的故障注入 310 15.5.1 基于软件的故障注入实例 312 15.5.2 基于软件的故障注入的最终说明 312 15.6 结论 313 致谢 313 参考文献 313