本书是本经典教材，该版本反映了近年来集成电路设计领域面貌的迅速变化，突出了延时、功耗、互连和鲁棒性等关键因素的影响。内容涵盖了从系统级到电路级的CMOS VLSI设计方法，介绍了CMOS集成电路的基本原理，设计的基本问题，基本电路和子系统的设计，以及CMOS系统的设计实例（包括一系列当前设计方法和CMOS的特有问题，以及测试、可测性设计和调试等技术）。全书加强了对业界积累的许多宝贵设计经验的介绍。     读者对象：本书可作为高等院校电子科学与技术、微电子学与固体电子学、集成电路工程、计算机科学与技术、自动化、汽车电子以及精密仪器制造等专业的本科生和研究生在CMOS集成电路设计方面的教科书，并可作为从事集成电路设计领域研究和技术工作的工程技术人员和高等院校教师的常备参考书。

导 读 集成电路的飞速发展是20世纪70年代以来人类历史上的一个奇迹，它是计算机和通信领域的支柱，并且已经成为其他科学和工程技术的基础。现在VLSI的设计和应用已经渗透到每一工程技术和日常生活领域，几乎每一工程学科的学生和工程技术人员都需要了解VLSI方面的知识。随着深亚微米和纳米集成电路时代的到来，当代最先进芯片的晶体管数目已达到了109～1010个，时钟频率也已提高到109 Hz。人类社会的任何其他发明都未曾获得过如此长时间的高速发展，但与此同时集成电路的设计领域也正面临着新的挑战，CMOS工艺特征尺寸的持续缩小，使延时、功耗、互连、扰动和鲁棒性等关键因素成为当前芯片设计的主要考虑因素，集成电路的高层次设计和物理设计之间的相互影响和互动反馈也达到了前所未有的水平。为了充分反映近年来CMOS集成电路设计领域的迅速变化，电子工业出版社影印出版了本书（其美国版图书名为CMOS VLSI Design: A Circuits and Systems Perspective, Fourth Edition，两者在编排结构上稍有差异）①，这无疑使国内从事这一领域的广大读者能先睹为快，并在尽快掌握当代最先进的CMOS集成电路设计技术方面受益匪浅。 本书两位作者长期在美国等地的世界知名公司和大学从事研究和设计工作，有着在工业界工程实践和在大学从事教学的丰富经验，并长期跟踪CMOS集成电路设计领域的最新动态。本书涵盖了从系统级到电路级的CMOS VLSI设计方法。第1章概述集成电路的简史，MOS晶体管、CMOS逻辑和CMOS的制造和版图，并以一个简单的MIPS微处理器为例介绍了CMOS集成电路的设计、验证、制造、封装和测试等方面的基本概念；第2章分析CMOS器件的电流和电容，它们对于估计电路延时和功耗非常重要。第3章介绍为提高集成电路的速度，设计者所需考虑的基本问题，开发了可用来估计电路延时的简化模型。第4章分析功耗，因为对芯片功耗进行估计并在功耗和性能之间找到平衡点至关重要，同时低功耗对于采用电池操作的移动系统来说也非常关键。第5章讨论连线，它在现代CMOS集成电路设计中对芯片整体性能与功耗的影响甚至超过了晶体管的重要性。第6章研究如何设计成品率高和可靠性好的电路。第7章介绍SPICE电路模拟器及其模拟方法，讨论如何通过模拟更精确地预测电路性能和功耗，并讨论如何验证电路和逻辑的正确性。第8章讨论逻辑门及组合电路设计，将介绍现有的整套电路系列，它们在速度、功耗、复杂性和鲁棒性方面各有优缺点。第9章讨论时序电路设计，包括时钟和锁存技术。接下来的三章研究CMOS子系统。第10章分类介绍各种数据通路的设计，包括加法器、移位器、乘法器和计数器。第11章按类似的分类方式描述存储器，包括SRAM、DRAM、CAM、ROM和PLA。第12章介绍专用子系统，包括封装、电源分布、时钟和I/O。再接下来的两章介绍CMOS系统设计，其中第13章重点介绍当前的一系列设计方法，并指明CMOS集成电路设计所特有的一些问题。第14章讨论测试、可测性设计（design-for-test）和调试技术。最后，第15章详细介绍CMOS制造的工艺技术和版图设计规则。本书各章都附有习题可供学生练习，并可作为其他读者的思考题。书末还列出了大量文献，这些文献不仅有助于学生进一步理解本书的内容和深入研究各个专题，而且也为集成电路的专业设计人员提供了丰富的参考资料。此外，本书在着重介绍工业界应用的最佳实现方法的同时，也为读者指明了设计过程中易犯的错误和谬见。本书还尽可能提供足够多的插图和范例来启发读者的思路，以帮助读者进行分析和思考。 本书具有以下显著新特点： ● 深刻阐述低功耗设计 ● 详细介绍扰动的来源和影响 ● 以65 nm工艺为例，介绍纳米工艺下的集成电路设计 ● 介绍PLL和DLL等高速I/O电路 ● 介绍现代最先进存储器的设计经验 ● 修订了有关数据通路的内容 本书内容丰富，读者可根据需要从书中选读感兴趣的内容。一些章节的标题旁标注有“选读”（optional）图标，表明这些章节的内容也许不是为理解后续章节所必需的，或者所介绍的是某个专题细节或一些特殊问题，因此读者可以在第一遍阅读时先跳过这些内容，等以后需要时或在阅读与其密切相关的其他内容时再回过头来阅读它们。此外本书还有一本配套教材Digital VLSI Chip Design with Cadence and Synopsys CAD Tools，书中详细介绍了使用先进的工业界CAD工具设计芯片的实际过程。① 本书涵盖了比任何一门在一学期内完成的课程更宽、更深的内容。它可供本科生VLSI引论课程使用，但内容又十分详尽，足以满足研究生高级课程的需要，对于从事实际工作的工程师来说，它也是一本非常有益的参考书。作为本科生在一个学期内完成的课程，教学内容可以覆盖如下章节： ● 第1章的1.1节~1.6节； ● 第2章； ● 第3章的3.1节~3.5节； ● 第4章的4.1节~4.3节及4.5节； ● 第5章； ● 第6章的6.1节~6.4节； ● 第7章； ● 第8章的8.1节，8.2.1节~8.2.3节，8.2.4.1节~8.2.4.4节，8.2.5.1节和8.2.5.2节，8.3节； ● 第9章的9.1节~9.3节，9.5.1节和9.5.2节； ● 第10章的10.1节，10.2.1节，10.2.2.1节~10.2.2.6节，10.2.3节，10.3节~10.6节，10.8节， 10.9.1节和10.9.2节，10.9.3.1节，10.9.4.1节，10.9.5节； ● 第11章的11.1节，11.2.1节~11.2.3节，11.3节~11.8节； ● 第12章的12.1节~12.3节，12.4.1节~ 12.4.5节，12.4.6.1节； ● 第13章的13.1节~13.5节； ● 第14章的14.1节~14.5节； ● 第15章的15.1节~15.3节。 其中选读部分可以根据情况选讲或安排自学；第7章（SPICE）、第13章（方法学）、第14章（测试）及第15章（制造）的内容经选择后可以在布置课程设计时由教师或助教集中讲述。 本书内容经适当安排，也可以作为集成电路专业本科生两个学期课程的教学内容。例如可以将第1章的1.7节~1.12节，第7章（SPICE）、第13章（方法学）、第14章（测试）及第15章（制造）的内容再加上一个大型课程设计或多个小型课程设计，作为在第一学期上完VLSI引论课程后在第二学期开设的一门新课程（例如集成电路课程设计）的教学内容。 对于研究生的高级课程，除了重点复习或讲述上述列出的适合本科生教学内容的章节外，可以增加如下章节： ● 第1章的1.7节~1.12节； ● 第3章的3.6节； ● 第4章的4.4节； ● 第6章的6.5节和6.6节； ● 第8章的8.2.4.5节~8.2.4.7节，8.2.5.3节和8.2.5.4节，8.4节和8.5节； ● 第9章的9.4节，9.5.3节~9.5.6节，9.6节； ● 第10章的10.2.2.7节~10.2.2.11节，10.2.4节和10.2.5节，10.7节，10.9.3.2节，10.9.4.2节和 10.9.4.3节，10.9.6节和10.9.7节，10.10节； ● 第11章的11.2.4节~11.2.7节； ● 第12章的12.4.6.2节，12.4.7节，12.5节~12.8节； ● 第13章的13.6节； ● 第14章的14.6节~14.8节。 ● 第15章的15.4节~15.6节。 另外，还可增加书中选读部分的内容和书末提供的文献，供教师讲解或学生自学。当然，作为研究生课程，强化的课程设计训练环节是必不可少的。 本人在多年采用本书进行教学（并翻译本书美国版第四版）的基础上有如上体会。希望更多的读者受益于本书！ 周润德 前 言 自本书第一版出版以来的25年间，CMOS工艺已在现代电子系统的设计领域确立了自己的优势地位，它使无线通信、互联网和PC机得到了广泛的应用。人类的任何其他发明都未曾获得过如此长时间的高速发展，当代最先进芯片的晶体管数目和时钟频率都已增长了好几个数量级。 第一版 第二版 第三版 第四版 年份（年） 1985 1993 2004 2010 晶体管数目（个） 105～106 106～107 108～109 109～1010 时钟频率（Hz） 107 108 109 109 全球销售额（美元） 250亿 600亿 1700亿 2500亿 本书这一版对上一版进行了许多重大修改，以反映过去6年间集成电路设计领域面貌的迅速变化。虽然基本原理仍大部分相同，但功耗和扰动已成为芯片设计的主要考虑因素，为此本书重新组织了内容，以突出以下几个关键因素：延时、功耗、互连和稳定性。其余各章也已根据我们使用这本教材的顺序重新进行了编排。 如何使用本书 本书意欲涵盖比任何一门在一学期内完成的课程更宽、更深的内容。它可供本科生VLSI引论课程使用，但内容又十分详尽，足以满足研究生高级课程的需要。对于从事实际工作的工程师来说，它还是一本非常有益的参考书。作者鼓励读者根据需要选读感兴趣的内容。本书第1章概述了整个VLSI领域，而其余各章则详述各自的专题。如果某些章节的内容不是为理解后续章节所必需的，那么就会在它们的标题旁标注一个OPTIONAL（选读）图标（如本段左侧图标所示）。读者可以在第一遍阅读时先跳过这部分，等以后需要时再回过头来阅读它们。 作者尽可能提供足够多的插图来启发读者的思路（因为“一图胜千言”），也希望读者在看本书中的范例时先进行思考，然后再看答案。作者也为那些需要对本书介绍的各个专题进行深入研究的读者们提供丰富的参考资料。本书着重介绍了工业界应用的最佳实现方法，也预先为读者指明易犯的错误和谬见。虽然作者对于各类电路优缺点的评判也许会随工艺和应用的变化而变得不准确，但我们相信尽力提炼出最贴切的信息是任何一个著作者应尽的责任。 教辅资料 读者可以从本书相应的网站www.cmosvlsi.com获取大量的教辅资料。其中帮助学生学习这门课程的资料包括： ● 指导包括第1章中设计一个8位微处理器练习的实验手册 ● 一组可用来获取VLSI设计资源（包括开源CAD工具和工艺参数）的网站链接 ● 学生用的习题答案手册，但只含奇数编号习题的解答 帮助教师讲授这门课程的教辅资料包括： ● 教学大纲范例 ● VLSI引论类课程的讲课幻灯片 ● 教师用的习题答案手册 这些资料专为采用本书授课的教授们准备。发送电子邮件至computing@aw.com可查询如何得到这些资料（详见本书末尾的“教学支持说明”）。 致谢 作者衷心感谢许多评阅本书、提供建议和参加技术研讨的人们。他们是：Bharadwaj“Birdy”Amrutur、Mark Anders、Adnan Aziz、Jacob Baker、Kaustav Banerjee、Steve Bibyk、David Blaauw、Erik Brunvand、Neil Burgess、Wayne Burleson、Robert Drost、Jo Ebergen、Sarah Harris、Jacob Herbold、Ron Ho、David Hopkins、Mark Horowitz、Steven Hsu、Tanay Karnik、Omid Kaveh、Matthew Keeter、Ben Keller、Ali Keshavarzi、Brucek Khailany、Jaeha Kim、Volkan Kursun、Simon Knowles、Ram Krishnamurthy、Austin Lee、Ana Sonia Leon、Shih-Lien Lu、Sanu Mathew、Aleksandar Milenkovic、Sam Naffziger、Braden Phillips、Stefan Rusu、Justin Schauer、James Stine、Jason Stinson、Aaron Stratton、Ivan Sutherland、Jim Tschanz、Alice Wang、Gu-Yeon Wei和Peiyi Zhao。作者预先向所有帮助过我们但未能在这里提及的人致歉。 MOSIS公司和IBM公司非常友好地允许我们在许多例子中使用他们的纳米SPICE模型。Nathaniel Pinckney花费了一个夏天的时间帮助修订了实验室训练内容并更新了模拟实验。Jaeha Kim为本书第13章新写了有关锁相环和高速I/O的章节。本书作者之一David也希望在这里感谢印度理工学院的Bharadwaj Amrutur和澳大利亚阿德雷德大学的Braden Phillips，是他们在他富有写作成果的那两个夏天里热情接待了他。 Addison-Wesley出版社以他们紧张的编辑和出版努力完成了令人赞叹的工作。作者要特别感谢本书编辑Matt Goldstein，以及本书排版Gillian Hall。 当David还是一个被Sally Harris抱在膝上的婴儿时，Sally Harris就已经在编辑家庭笔记了。她以惊人的仔细和耐心阅读了本书的校样并发现了其中的几百处错误。 最后，没有我们家庭的支持，本书是不可能与读者见面的。David尤其希望感谢他的妻子Jennifer及儿子Abraham和Samuel能宽容他因写本书而有两个夏天未能和家人在一起，并希望感谢来自我们其他亲属的巨大帮助。 我们已认识到在一本出版的书中很容易不经意地出错并对此深感棘手。本书第三版的许多读者已报告了书中的许多瑕疵，现已得到改正。尽管我们全力检查，但相信这一版中仍会引入同样数目的新错误。请在网址www.cmosvlsi.com/errata.pdf上查看本书的勘误表，看看是否已经报告了这些错误，并将你的报告发送至bugs@cmosvlsi.com。

Chapter 1 Welcome to VLSI 1 1.1 A Brief History 1 1.2 Preview 6 1.3 MOS Transistors 6 1.4 CMOS Logic 9 1.4.1 The Inverter 9 1.4.2 The NAND Gate 9 1.4.3 CMOS Logic Gates 9 1.4.4 The NOR Gate 11 1.4.5 Compound Gates 11 1.4.6 Pass Transistors and Transmission Gates 12 1.4.7 Tristates 14 1.4.8 Multiplexers 15 1.4.9 Sequential Circuits 16 1.5 CMOS Fabrication and Layout 19 1.5.1 Inverter Cross-Section 19 1.5.2 Fabrication Process 20 1.5.3 Layout Design Rules 24 1.5.4 Gate Layouts 27 1.5.5 Stick Diagrams 28 1.6 Design Partitioning 29 1.6.1 Design Abstractions 30 1.6.2 Structured Design 31 1.6.3 Behavioral, Structural, and Physical Domains 31 1.7 Example: A Simple MIPS Microprocessor 33 1.7.1 MIPS Architecture 33 1.7.2 Multicycle MIPS Microarchitecture 34 1.8 Logic Design 38 1.8.1 Top-Level Interfaces 38 1.8.2 Block Diagrams 38 1.8.3 Hierarchy 40 1.8.4 Hardware Description Languages 40 1.9 Circuit Design 42 1.10 Physical Design 45 1.10.1 Floorplanning 45 1.10.2 Standard Cells 48 1.10.3 Pitch Matching 50 1.10.4 Slice Plans 50 1.10.5 Arrays 51 1.10.6 Area Estimation 51 1.11 Design Veri.cation 53 1.12 Fabrication, Packaging, and Testing 54 Summary and a Look Ahead 55 Exercises 57 Chapter 2 Devices 61 2.1 Introduction 61 2.2 Long-Channel I-V Characteristics 64 2.3 C-V Characteristics 68 2.3.1 Simple MOS Capacitance Models 68 2.3.2 Detailed MOS Gate Capacitance Model 70 2.3.3 Detailed MOS Diffusion Capacitance Model 72 2.4 Nonideal I-V Effects 74 2.4.1 Mobility Degradation and Velocity Saturation 75 2.4.2 Channel Length Modulation 78 2.4.3 Threshold Voltage Effects 79 2.4.4 Leakage 80 2.4.5 Temperature Dependence 85 2.4.6 Geometry Dependence 86 2.4.7 Summary 86 2.5 DC Transfer Characteristics 87 2.5.1 Static CMOS Inverter DC Characteristics 88 2.5.2 Beta Ratio Effects 90 2.5.3 Noise Margin 91 2.5.4 Pass Transistor DC Characteristics 92 2.6 Pitfalls and Fallacies 93 Summary 94 Exercises 95 Chapter 3 Speed 99 3.1 Introduction 99 3.1.1 De.nitions 99 3.1.2 Timing Optimization 100 3.2 Transient Response 101 3.3 RC Delay Model 104 3.3.1 Effective Resistance 104 3.3.2 Gate and Diffusion Capacitance 105 3.3.3 Equivalent RC Circuits 105 3.3.4 Transient Response 106 3.3.5 Elmore Delay 108 3.3.6 Layout Dependence of Capacitance 111 3.3.7 Determining Effective Resistance 112 3.4 Linear Delay Model 113 3.4.1 Logical Effort 114 3.4.2 Parasitic Delay 114 3.4.3 Delay in a Logic Gate 116 3.4.4 Drive 117 3.4.5 Extracting Logical Effort from Datasheets 117 3.4.6 Limitations to the Linear Delay Model 118 3.5 Logical Effort of Paths 121 3.5.1 Delay in Multistage Logic Networks 121 3.5.2 Choosing the Best Number of Stages 124 3.5.3 Example 126 3.5.4 Summary and Observations 127 3.5.5 Limitations of Logical Effort 129 3.5.6 Iterative Solutions for Sizing 129 3.6 Timing Analysis Delay Models 131 3.6.1 Slope-Based Linear Model 131 3.6.2 Nonlinear Delay Model 132 3.6.3 Current Source Model 132 3.7 Pitfalls and Fallacies 132 3.8 Historical Perspectives 133 Summary 134 Exercises 134 Chapter 4 Power 139 4.1 Introduction 139 4.1.1 De.nitions 140 4.1.2 Examples 140 4.1.3 Sources of Power Dissipation 142 4.2 Dynamic Power 143 4.2.1 Activity Factor 144 4.2.2 Capacitance 146 4.2.3 Voltage 148 4.2.4 Frequency 150 4.2.5 Short-Circuit Current 151 4.2.6 Resonant Circuits 151 4.3 Static Power 152 4.3.1 Static Power Sources 152 4.3.2 Power Gating 155 4.3.3 Multiple Threshold Voltages and Oxide Thicknesses 157 4.3.4 Variable Threshold Voltages 157 4.3.5 Input Vector Control 158 4.4 Energy-Delay Optimization 158 4.4.1 Minimum Energy 158 4.4.2 Minimum Energy-Delay Product 161 4.4.3 Minimum Energy Under a Delay Constraint 161 4.5 Low Power Architectures 162 4.5.1 Microarchitecture 162 4.5.2 Parallelism and Pipelining 162 4.5.3 Power Management Modes 163 4.6 Pitfalls and Fallacies 164 4.7 Historical Perspective 165 Summary 167 Exercises 167 Chapter 5 Wires 169 5.1 Introduction 169 5.1.1 Wire Geometry 169 5.1.2 Example: Intel Metal Stacks 170 5.2 Interconnect Modeling 171 5.2.1 Resistance 172 5.2.2 Capacitance 173 5.2.3 Inductance 176 5.2.4 Skin Effect 177 5.2.5 Temperature Dependence 178 5.3 Interconnect Impact 178 5.3.1 Delay 178 5.3.2 Energy 180 5.3.3 Crosstalk 180 5.3.4 Inductive Effects 182 5.3.5 An Aside on Effective Resistance and Elmore Delay 185 5.4 Interconnect Engineering 187 5.4.1 Width, Spacing, and Layer 187 5.4.2 Repeaters 188 5.4.3 Crosstalk Control 190 5.4.4 Low-Swing Signaling 192 5.4.5 Regenerators 194 5.5 Logical Effort with Wires 194 5.6 Pitfalls and Fallacies 195 Summary 196 Exercises 196 Chapter 6 Scaling, Reliability, and Variability 199 6.1 Introduction 199 6.2 Variability 199 6.2.1 Supply Voltage 200 6.2.2 Temperature 200 6.2.3 Process Variation 201 6.2.4 Design Corners 202 6.3 Reliability 204 6.3.1 Reliability Terminology 204 6.3.2 Oxide Wearout 205 6.3.3 Interconnect Wearout 207 6.3.4 Soft Errors 209 6.3.5 Overvoltage Failure 210 6.3.6 Latchup 211 6.4 Scaling 212 6.4.1 Transistor Scaling 213 6.4.2 Interconnect Scaling 215 6.4.3 International Technology Roadmap for Semiconductors 216 6.4.4 Impacts on Design 217 6.5 Statistical Analysis of Variability 221 6.5.1 Properties of Random Variables 221 6.5.2 Variation Sources 224 6.5.3 Variation Impacts 227 6.6 Variation-Tolerant Design 232 6.6.1 Adaptive Control 233 6.6.2 Fault Tolerance 233 6.7 Pitfalls and Fallacies 235 6.8 Historical Perspective 236 Summary 242 Exercises 242 Chapter 7 SPICE 245 7.1 Introduction 245 7.2 A SPICE Tutorial 246 7.2.1 Sources and Passive Components 246 7.2.2 Transistor DC Analysis 250 7.2.3 Inverter Transient Analysis 250 7.2.4 Subcircuits and Measurement 252 7.2.5 Optimization 254 7.2.6 Other HSPICE Commands 256 7.3 Device Models 256 7.3.1 Level 1 Models 257 7.3.2 Level 2 and 3 Models 258 7.3.3 BSIM Models 258 7.3.4 Diffusion Capacitance Models 258 7.3.5 Design Corners 260 7.4 Device Characterization 261 7.4.1 I-V Characteristics 261 7.4.2 Threshold Voltage 264 7.4.3 Gate Capacitance 266 7.4.4 Parasitic Capacitance 266 7.4.5 Effective Resistance 268 7.4.6 Comparison of Processes 269 7.4.7 Process and Environmental Sensitivity 271 7.5 Circuit Characterization 271 7.5.1 Path Simulations 271 7.5.2 DC Transfer Characteristics 273 7.5.3 Logical Effort 273 7.5.4 Power and Energy 276 7.5.5 Simulating Mismatches 277 7.5.6 Monte Carlo Simulation 277 7.6 Interconnect Simulation 277 7.7 Pitfalls and Fallacies 280 Summary 282 Exercises 282 Chapter 8 Gates 285 8.1 Introduction 285 8.2 Circuit Families 286 8.2.1 Static CMOS 287 8.2.2 Ratioed Circuits 292 8.2.3 Cascode Voltage Switch Logic 297 8.2.4 Dynamic Circuits 297 8.2.5 Pass-Transistor Circuits 307 8.3 Circuit Pitfalls 312 8.3.1 Threshold Drops 313 8.3.2 Ratio Failures 313 8.3.3 Leakage 314 8.3.4 Charge Sharing 314 8.3.5 Power Supply Noise 314 8.3.6 Hot Spots 315 8.3.7 Minority Carrier Injection 315 8.3.8 Back-Gate Coupling 316 8.3.9 Diffusion Input Noise Sensitivity 316 8.3.10 Process Sensitivity 316 8.3.11 Example: Domino Noise Budgets 317 8.4 Silicon-On-Insulator Circuit Design 318 8.4.1 Floating Body Voltage 319 8.4.2 SOI Advantages 320 8.4.3 SOI Disadvantages 320 8.4.4 Implications for Circuit Styles 321 8.4.5 Summary 322 8.5 Subthreshold Circuit Design 322 8.5.1 Sizing 323 8.5.2 Gate Selection 323 8.6 Pitfalls and Fallacies 324 8.7 Historical Perspective 325 Summary 327 Exercises 328 Chapter 9 Sequencing 333 9.1 Introduction. 333 9.2 Sequencing Static Circuits 334 9.2.1 Sequencing Methods 334 9.2.2 Max-Delay Constraints 337 9.2.3 Min-Delay Constraints 341 9.2.4 Time Borrowing 344 9.2.5 Clock Skew 347 9.3 Circuit Design of Latches and Flip-Flops 349 9.3.1 Conventional CMOS Latches 350 9.3.2 Conventional CMOS Flip-Flops 351 9.3.3 Pulsed Latches 353 9.3.4 Resettable Latches and Flip-Flops 354 9.3.5 Enabled Latches and Flip-Flops 355 9.3.6 Incorporating Logic into Latches 356 9.3.7 Klass Semidynamic Flip-Flop (SDFF) 357 9.3.8 Differential Flip-Flops 357 9.3.9 Dual Edge-Triggered Flip-Flops 358 9.3.10 Radiation-Hardened Flip-Flops 359 9.4 Static Sequencing Element Methodology 360 9.4.1 Choice of Elements 361 9.4.2 Characterizing Sequencing Element Delays 363 9.4.3 State Retention Registers 366 9.4.4 Level-Converter Flip-Flops 366 9.4.5 Design Margin and Adaptive Sequential Elements 367 9.5 Synchronizers 369 9.5.1 Metastability 370 9.5.2 A Simple Synchronizer 373 9.5.3 Communicating Between Asynchronous Clock Domains 374 9.5.4 Common Synchronizer Mistakes 375 9.5.5 Arbiters 377 9.5.6 Degrees of Synchrony 377 9.6 Wave Pipelining 378 9.7 Pitfalls and Fallacies 380 Summary 381 Exercises 383 Chapter 10 Datapaths 387 10.1 Introduction 387 10.2 Addition/Subtraction 387 10.2.1 Single-Bit Addition 388 10.2.2 Carry-Propagate Addition 392 10.2.3 Subtraction 416 10.2.4 Multiple-Input Addition 416 10.2.5 Flagged Prefix Adders 417 10.3 One/Zero Detectors 419 10.4 Comparators 420 10.4.1 Magnitude Comparator 420 10.4.2 Equality Comparator 420 10.4.3 K = A + B Comparator 421 10.5 Counters 421 10.5.1 Binary Counters 422 10.5.2 Fast Binary Counters 423 10.5.3 Ring and Johnson Counters 424 10.5.4 Linear-Feedback Shift Registers 424 10.6 Boolean Logical Operations 426 10.7 Coding 426 10.7.1 Parity 426 10.7.2 Error-Correcting Codes 426 10.7.3 Gray Codes 428 10.7.4 XOR/XNOR Circuit Forms 429 10.8 Shifters 430 10.8.1 Funnel Shifter 431 10.8.2 Barrel Shifter 433 10.8.3 Alternative Shift Functions 434 10.9 Multiplication 434 10.9.1 Unsigned Array Multiplication 436 10.9.2 Two誷 Complement Array Multiplication 437 10.9.3 Booth Encoding 438 10.9.4 Column Addition 443 10.9.5 Final Addition 447 10.9.6 Fused Multiply-Add 448 10.9.7 Summary 448 10.10 Parallel-Prefix Computations 449 10.11 Pitfalls and Fallacies 451 Summary 452 Exercises 452 Chapter 11 Memories 455 11.1 Introduction 455 11.2 SRAM 456 11.2.1 SRAM Cells 457 11.2.2 Row Circuitry 464 11.2.3 Column Circuitry 468 11.2.4 Multi-Ported SRAM and Register Files 472 11.2.5 Large SRAMs 473 11.2.6 Low-Power SRAMs 475 11.2.7 Area, Delay, and Power of RAMs and Register Files 478 11.3 DRAM 480 11.3.1 Subarray Architectures 481 11.3.2 Column Circuitry 483 11.3.3 Embedded DRAM 484 11.4 Read-Only Memory 485 11.4.1 Programmable ROMs 487 11.4.2 NAND ROMs 488 11.4.3 Flash 489 11.5 Serial Access Memories 491 11.5.1 Shift Registers 491 11.5.2 Queues (FIFO, LIFO) 491 11.6 Content-Addressable Memory 493 11.7 Programmable Logic Arrays 495 11.8 Robust Memory Design 499 11.8.1 Redundancy 499 11.8.2 Error Correcting Codes (ECC) 501 11.8.3 Radiation Hardening 501 11.9 Historical Perspective 501 Summary 503 Exercises 504 Chapter 12 Packaging, Power, Clock, I/O 507 12.1 Introduction 507 12.2 Packaging and Cooling 507 12.2.1 Package Options 507 12.2.2 Chip-to-Package Connections 509 12.2.3 Package Parasitics 510 12.2.4 Heat Dissipation 510 12.2.5 Temperature Sensors 511 12.3 Power Distribution 513 12.3.1 On-Chip Power Distribution Network 514 12.3.2 IR Drops 515 12.3.3 L di/dt Noise 516 12.3.4 On-Chip Bypass Capacitance 517 12.3.5 Power Network Modeling 518 12.3.6 Power Supply Filtering 522 12.3.7 Charge Pumps 522 12.3.8 Substrate Noise 523 12.3.9 Energy Scavenging 523 12.4 Clocks 524 12.4.1 De.nitions 524 12.4.2 Clock System Architecture 526 12.4.3 Global Clock Generation 527 12.4.4 Global Clock Distribution 529 12.4.5 Local Clock Gaters 533 12.4.6 Clock Skew Budgets 535 12.4.7 Adaptive Deskewing 537 12.5 PLLs and DLLs 538 12.5.1 PLLs 538 12.5.2 DLLs 545 12.5.3 Pitfalls 547 12.6 I/O 548 12.6.1 Basic I/O Pad Circuits 549 12.6.2 Electrostatic Discharge Protection 551 12.6.3 Example: MOSIS I/O Pads 552 12.6.4 Mixed-Voltage I/O 554 12.7 High-Speed Links 555 12.7.1 High-Speed I/O Channels 555 12.7.2 Channel Noise and Interference 558 12.7.3 High-Speed Transmitters and Receivers 559 12.7.4 Synchronous Data Transmission 564 12.7.5 Clock Recovery in Source-Synchronous Systems 564 12.7.6 Clock Recovery in Mesochronous Systems 566 12.7.7 Clock Recovery in Pleisochronous Systems 568 12.8 Random Circuits 568 12.8.1 True Random Number Generators 568 12.8.2 Chip Identification 569 12.9 Pitfalls and Fallacies 570 Summary 571 Exercises 572 Chapter 13 Methodology 573 13.1 Introduction 573 13.2 Structured Design Strategies 575 13.2.1 A Software Radio袮 System Example 576 13.2.2 Hierarchy 578 13.2.3 Regularity 581 13.2.4 Modularity 583 13.2.5 Locality 584 13.2.6 Summary 585 13.3 Design Methods 585 13.3.1 Microprocessor/DSP 585 13.3.2 Programmable Logic 586 13.3.3 Gate Array and Sea of Gates Design 589 13.3.4 Cell-Based Design 590 13.3.5 Full Custom Design 592 13.3.6 Platform-Based Design裇ystem on a Chip 593 13.3.7 Summary 594 13.4 Design Flows 594 13.4.1 Behavioral Synthesis Design Flow (ASIC Design Flow) 595 13.4.2 Automated Layout Generation 599 13.4.3 Mixed-Signal or Custom-Design Flow 603 13.5 Design Economics 604 13.5.1 Non-Recurring Engineering Costs (NREs) 605 13.5.2 Recurring Costs 607 13.5.3 Fixed Costs 608 13.5.4 Schedule 609 13.5.5 Personpower 611 13.5.6 Project Management 611 13.5.7 Design Reuse 612 13.6 Data Sheets and Documentation 613 13.6.1 The Summary 613 13.6.2 Pinout 613 13.6.3 Description of Operation 613 13.6.4 DC Specifications 613 13.6.5 AC Specifications 614 13.6.6 Package Diagram 614 13.6.7 Principles of Operation Manual 614 13.6.8 User Manual 614 13.7 Pitfalls and Fallacies 615 Exercises 615 Chapter 14 Test 617 14.1 Introduction 617 14.1.1 Logic Veri.cation 618 14.1.2 Debugging 620 14.1.3 Manufacturing Tests 622 14.2 Testers, Test Fixtures, and Test Programs 624 14.2.1 Testers and Test Fixtures 624 14.2.2 Test Programs 626 14.2.3 Handlers 627 14.3 Logic Verification Principles 628 14.3.1 Test Vectors 628 14.3.2 Testbenches and Harnesses 629 14.3.3 Regression Testing 629 14.3.4 Version Control 630 14.3.5 Bug Tracking 631 14.4 Silicon Debug Principles 631 14.5 Manufacturing Test Principles 634 14.5.1 Fault Models 635 14.5.2 Observability 637 14.5.3 Controllability 637 14.5.4 Repeatability 637 14.5.5 Survivability 637 14.5.6 Fault Coverage 638 14.5.7 Automatic Test Pattern Generation (ATPG) 638 14.5.8 Delay Fault Testing 638 14.6 Design for Testability 639 14.6.1 Ad Hoc Testing 639 14.6.2 Scan Design 640 14.6.3 Built-In Self-Test (BIST) 642 14.6.4 IDDQ Testing 645 14.6.5 Design for Manufacturability 645 14.7 Boundary Scan 646 14.8 Testing in a University Environment 647 14.9 Pitfalls and Fallacies 648 Summary 655 Exercises 655 Chapter 15 Fabrication 657 15.1 Introduction 657 15.2 CMOS Technologies 658 15.2.1 Wafer Formation 658 15.2.2 Photolithography 659 15.2.3 Well and Channel Formation 661 15.2.4 Silicon Dioxide (SiO2) 663 15.2.5 Isolation 664 15.2.6 Gate Oxide 665 15.2.7 Gate and Source/Drain Formations 666 15.2.8 Contacts and Metallization 668 15.2.9 Passivation 670 15.2.10 Metrology 670 15.3 Layout Design Rules 671 15.3.1 Design Rule Background 671 15.3.2 Scribe Line and Other Structures 674 15.3.3 MOSIS Scalable CMOS Design Rules 675 15.3.4 Micron Design Rules 676 15.4 CMOS Process Enhancements 677 15.4.1 Transistors 677 15.4.2 Interconnect 680 15.4.3 Circuit Elements 682 15.4.4 Beyond Conventional CMOS 687 15.5 Technology-Related CAD Issues 688 15.5.1 Design Rule Checking (DRC) 689 15.5.2 Circuit Extraction 690 15.6 Manufacturing Issues 691 15.6.1 Antenna Rules 691 15.6.2 Layer Density Rules 692 15.6.3 Resolution Enhancement Rules 692 15.6.4 Metal Slotting Rules 693 15.6.5 Yield Enhancement Guidelines 693 15.7 Pitfalls and Fallacies 694 15.8 Historical Perspective . 695 Summary 697 Exercises 697 References 699 Index 731 Credits 751

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